Mniejsze zużycie energii w elektronice – MIT z nową metodą układania tranzystorów

MIT zaprezentowało ciekawą metodę produkcji bardziej energooszczędnych układów elektronicznych, która umożliwia stackowanie funkcjonalnych komponentów na istniejących obwodach. Kluczowy jest nowy materiał – amorficzny tlenek indu – który pozwala tworzyć ultra-cienkie tranzystory działające w temperaturze zaledwie 150°C bez uszkadzania warstw poniżej. Rozwiązanie może drastycznie obniżyć rosnące zużycie energii w obliczeniach AI i deep learningu.

Naukowcy z MIT opracowali metodę integracji tranzystorów i pamięci w jednym kompaktowym stosie na chipie półprzewodnikowym, eliminując konieczność przesyłania danych między oddzielnymi komponentami – co marnuje energię i spowalnia obliczenia. Yanjie Shao, badacz z MIT i główny autor dwóch artykułów zaprezentowanych na IEEE International Electron Devices Meeting, podkreśla: „Musimy minimalizować energię używaną do AI i obliczeń, bo obecny model jest po prostu niezrównoważony”. Zespół MIT umieszcza dodatkowe tranzystory nad gotowym chipem zamiast w jego podstawowej warstwie, co pozwala uniknąć wysokich temperatur niszczących wcześniejsze struktury. Kluczowy jest tlenek indu – materiał, który można nanosić w warstwach grubości zaledwie 2 nanometrów przy niskiej temperaturze.

Proces produkcji został starannie zoptymalizowany, by minimalizować defekty w tlenku indu – niewielka liczba defektów (tzw. wakancje tlenowe) jest niezbędna do przełączania tranzystora, ale zbyt wiele uniemożliwia prawidłowe działanie. Dzięki temu powstały ultra-małe tranzystory (ok. 20 nanometrów) z wbudowaną pamięcią na bazie ferroelektrycznego hafnu-cyrkonu, które osiągają szybkość przełączania 10 nanosekund przy znacznie niższym napięciu niż podobne urządzenia, redukując zużycie energii. Kompaktowa budowa pozwala także badać fundamentalną fizykę ferroelektryków, co może otworzyć nowe ścieżki projektowania elektroniki o minimalnym zużyciu energii.​

Zespół MIT we współpracy z University of Waterloo i Samsung Electronics planuje wdrożyć nową metodę układania tranzystorów pamięci w kompletnych układach oraz kontynuować badania nad materiałami ferroelektrycznymi. Shao podsumowuje: „Mamy już odpowiednią architekturę i materiał, ale potrzebujemy dalszych innowacji, by osiągnąć maksymalną wydajność. Możemy teraz tworzyć zaawansowaną elektronikę na dodatkowych warstwach chipu, zapewniając wysoką efektywność energetyczną przy minimalnych rozmiarach”.